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VHDL数据对象（DATA OBJECTS） 4.3.3 VHDL数据类型（DATA TYPES） 4.3.4 VHDL类型转换 4.4 VHDL操作符（OPERATORS） 4.4.1 操作符种类 4.4.2 操作符的优先级 4.4.3 逻辑操作符（Logical Operator） 4.4.4 关系操作符（Relational Operator） 4.4.5 算术操作符（Arithmetic Operator） 标准分享网 w w w .b z f x w .c o m 免费下载 4.5 VHDL顺序语句（Sequential Statements） 4.5.1 赋值语句 4.5.2 流程控制语句 4.5.3 WAIT等待语句 4.5.4 子程序调用语句 4.5.5 返回语句（RETURN） 4.5.6 空操作语句（NULL） 4.5.7 其他顺序语句 4.6 VHDL并行语句（Concurrent Statements） 4.6.1 块语句（Block Statements） 4.6.2 进程语句（Process Statements） 4.6.3 并行过程调用语句（Concurrent Procedure Calls） 4.6.4 并行信号赋值语句（Concurrent Signal Assignmen ts） 4.6.5 元件例化语句（Component Instantiations） 4.6.6 生成语句（Generate Statements） 4.7 有限状态机的设计 4.7.1 一般有限状态机的设计 4.7.2 Moore型有限状态机的设计 4.7.3 Mealy型有限状态机的设计 第5章 开发软件应用 5.1 MAXplus Ⅱ简介 5.2 MAXplus Ⅱ软件安装 5.3 MAXplus Ⅱ应用 5.3.1 MAXplus Ⅱ下的VHDL实例 5.3.2 利用库快速生成功能模块文件 5.4 ispLEVER简介 5.5 ispLEVER开发工具的原理图输入 5.6 ispLEVER工具中用VHDL和Verilog HDL输入的设计方法 第6章 Altera公司FPGA的配置 6.1 Altera公司的ByteBlasterMV并行下载电缆 6.2 使用ByteBlasterMV时的两种配置模式 6.3 采用Altera公司配置芯片进行配置 第7章 CPLD/FPGA设计实践 7.1 常用数字电路模块的描述 7.1.1 “非”门电路设计 7.1.2 其他基本门电路设计 7.2 基本时序逻辑电路的VHDL描述 7.2.1 D触发器的设计 7.2.2 T触发器的设计 7.2.3 JK触发器的设计 7.2.4 移位寄存器的设计 7.2.5 分频电路的设计 7.3 常用算法VHDL实现 7.3.1 流水线加法器的设计 7.3.2 8位乘法器的设计 7.4 数字滤波器的FPGA实现 7.4.1 4抽头直接FIR滤波器的设计 7.4.2 IIR数字滤波器的设计 7.5 A/D采样控制器的设计 7.6 二进制频移键控（FSK）调制与解调的VHDL实现 7.6.1 FSK调制的VHDL实现 7.6.2 FSK解调的VHDL实现 7.7 正弦波信号发生器的设计 7.8 图像序列累加器的FPGA设计 第8章 实验指导 8.1 3线8线译码器实验 8.2 BCD-7段显示译码器实验 8.3 计数器实验 8.4 模拟74LS160计数器实验 8.5 交通灯控制器 8.6 乒乓球游戏机 8.7 扫描数码显示器 8.8 数字频率计的设计 8.9 数字钟 8.10 正弦信号发生器 附录 SH-EDA实验系统简介 参考文献 标准分享网 w w w .b z f x w .c o m 免费下载
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